Revise paste example_tcl

set path /../..

set name  " list   \
            $path  \
            $path2 \
            $path3 \
"

read_verilog  [ glob $folder_name/*.vh ]    - подгрузка всех файлов header из папки
read_verilog  -sv [ glob  $folder_name/*.svh  ] - подгрузка всех фалов System Verilog из папки 
read_verilog  -sv [ glob  $folder_name/*.svi  ] - подгрузка всех фалов System Verilog из папки 
read_verilog  [ glob $folder_name/*.h ]    - подгрузка всех файлов verilog из папки
read_verilog -sv [ glob $folder_name/*.sv ]    - подгрузка всех фалов System Verilog из папки 
........
set_property is_global_include true [get_files $path/file.vh]  -попытка сделать глобальную видимость для файла header

synth_design -top $top -part $device  -include_dirs $name -rtl  - start elaborate design

Starting Synthesize : Time (s): cpu = 00:00:02 ; elapsed = 00:00:02 ........
---------------------------------------------------------------------------------
последовательность компиляции не поменялась((
INFO: [Synth 8-6157] synthesizing module 'file_base' [$path/file_base.sv:3]
INFO: [Synth 8-6157] synthesizing module 'file_if' [$path/file_if.svi:3]
INFO: [Synth 8-6155] done synthesizing module 'file_if' (0#1) [$path/file_if.svi:3]
INFO: [Synth 8-6157] synthesizing module 'some_verilog_file' [$path/some_verilog_filet.v:97]
INFO: [Synth 8-6157] synthesizing module 'next_some_verilog_file' [$path/next_some_verilog_file.v:55]